راهنمای معماری اشتراک حافظه CXL 3.1 و PCIe 6.0
پایان بحران کمبود حافظه گرافیکی در دیتاسنترها؛ چگونه استخرهای حافظه CXL 3.1 و PCIe 6.0 امروزه مرزهای پردازش ابری هوش مصنوعی را در هم شکستند.
- بررسی جامع، عمیق و تخصصی تحول زیرساخت‌های سروری و دیتاسنترهای مقیاس نجومی امروزه کالبدشکافی ترکیب انقلابی پروتکل Compute Express Link (نسخه CXL 3.1) و گذرگاه ارتباطی فوق‌سریع PCIe 6.0 مجهز به کدگذاری سیگنال چهارسطحی PAM4 و اصلاح خطای پیش‌رونده FLIT. در این مقاله، نحوه فروپاشی دیوار مهیب حافظه (Memory Wall)، پایان خطاهای کمبود حافظه (OOM) در تمرین و استنتاج مدل‌های زبانی تریلیون‌پارامتری، مکانیزم‌های اشتراک‌گذاری همگن حافظه نامتمرکز (Disaggregated Memory Pooling)، معماری سوئیچینگ چندپورت با تاخیر زیر نانوثانیه و بهینه‌سازی رادیکال مصرف انرژی در خوشه‌های هوش مصنوعی نسل جدید بررسی شده است.
- بررسی جامع ابعاد فنی و کاربردی توسط تحریریه ماگ بیت.
- پیش‌بینی اثرات کوتاه‌مدت و بلندمدت بر اکوسیستم فناوری.
بحران دیوار حافظه (Memory Wall)؛ چرا افزایش توان پردازنده‌ها دیگر دیتاسنترها را نجات نمی‌داد؟
در طول پنج سال گذشته، توان محاسباتی خام شتاب‌دهنده‌های گرافیکی و تراشه‌های هوش مصنوعی بیش از صد برابر افزایش یافت، اما یک گلوگاه کشنده به نام «دیوار حافظه» (Memory Wall) مانع از استفاده تمام‌عیار از این هیولاهای سیلیکونی می‌شد. در مدل‌های پیشرفته هوش مصنوعی با تریلیون‌ها پارامتر، شتاب‌دهنده‌ها بخش عظیمی از چرخه‌های ساعت خود را صرف انتظار برای رسیدن داده‌ها از تراشه‌های مجاور می‌کردند.
مسئله دردناک‌تر، پراکندگی ناکارآمد منابع در رک‌های سرور بود؛ در حالی که یک سرور پردازشی به دلیل اتمام حافظه محلی با خطای مهلک Out of Memory (OOM) متوقف می‌شد، سرور مجاور ده‌ها گیگابایت حافظه DDR5 دست‌نخورده و بدون مصرف داشت. معماری سنتی سرورها که حافظه را به عنوان مایملک اختصاصی سوکت پردازنده تلقی می‌کرد، مانع از اشتراک این منابع می‌شد. همان‌طور که در بررسی معماری ترکیبی مامبا و ترنسفورمر اشاره شد، کاهش سربار کش حافظه نقشی حیاتی در پایداری استنتاج بازی می‌کند.
ورود استاندارد انقلابی CXL 3.1 و تلفیق آن با پهنای باند سرسام‌آور PCIe 6.0 امروزه این پیله صلب را شکافت و حافظه را از ماهیتی متصل به بورد (Server-bound) به یک منبع شناور مشترک در کل دیتاسنتر (Pool-bound) بدل ساخت.
کالبدشکافی PCIe 6.0؛ کدگذاری سیگنال PAM4 و تصحیح خطای پیش‌رونده در پهنای باند ۶۴ گیگاترنسفر
بستر فیزیکی که جهش CXL را میسر ساخته، استاندارد PCIe 6.0 است که پهنای باند انتقال را نسبت به نسل پنجم دقیقاً دو برابر کرده و در پیکربندی x16 به رقم باورنکردنی ۲۵۶ گیگابایت بر ثانیه (در هر جهت) می‌رساند. این جهش عظیم به لطف گذار از مدولاسیون سنتی NRZ به کدگذاری پالس چهارسطحی (PAM4) محقق شده است.
در مدولاسیون PAM4، سیگنال ولتاژ به جای دو حالت (۰ و ۱)، دارای چهار سطح منطقی (۰۰، ۰۱، ۱۰، ۱۱) است که در هر سیکل پالس، دو بیت داده منتقل می‌نماید. اما انتقال ۴ سطح ولتاژ در فرکانس‌های گیگاهرتزی، سیگنال را به شدت در برابر نویز حساس می‌سازد. به همین جهت، مهندسان لایه داده بسته‌های با طول ثابت (Flow Control Unit - FLIT) را همراه با سیستم فوق‌العاده سریع تصحیح خطای پیش‌رونده (Low-Latency FEC) به خدمت گرفته‌اند تا کمترین تاخیر در انتقال تضمین گردد.
این ارتباط سخت‌افزاری پایدار، پیش‌نیاز حیاتی برای هماهنگی با زیرساخت‌های برنامه‌نویسی ایمن حافظه با راست است که در سطح کرنل سیستم‌عامل دیتاسنترها به کار گرفته شده است.
استخرهای حافظه نامتمرکز (Disaggregated Memory Pooling) با پروتکل CXL 3.1
پروتکل Compute Express Link نسخه ۳.۱ بر پایه زیرساخت PCIe حرکت می‌کند اما از سه ریزپروتکل هم‌زمان شامل CXL.io (برای مقداردهی و کشف ادوات)، CXL.cache (برای دسترسی کش پردازنده به حافظه دیوایس)، و مهم‌تر از همه CXL.mem (برای خواندن و نوشتن مستقیم با تاخیر ساب‌نانوثانیه) بهره می‌برد.
در معماری دیتاسنترهای دوران معاصر رک‌های اختصاصی حافظه (Memory Appliance Racks) تعبیه شده‌اند که صدها ترابایت رم DDR5 و HBM را در قالب یک حوضچه بزرگ در اختیار تمام سرورهای پیرامون قرار می‌دهند. یک خوشه پردازشی هوش مصنوعی می‌تواند در کسری از میکروثانیه، بر حسب بار کاری متغیر، ۵۰۰ گیگابایت حافظه را به صورت پویا اجاره کرده، محاسبات تنسوری را تکمیل کند و سپس آن را به استخر بازگرداند.
این ویژگی نه تنها هزینه‌های سرسام‌آور خرید کارت‌های گرافیکی گران‌قیمت با حافظه داخلی هنگفت را تا ۴۰ درصد کاهش داده، بلکه نرخ مصرف بیهوده حافظه (Memory Stranding) در سرورها را به نزدیک صفر رسانده است.
سوئیچینگ چندپورت و اشتراک همگن کش (Coherent Fabric) میان شتاب‌دهنده‌ها
نوآوری کلیدی دیگر در CXL 3.1، معرفی معماری سوئیچینگ فابریک چندپورت و چندسطحی (Multi-Tier Fabric Switching) با پشتیبانی از توپولوژی‌های غیرحلقوی و توری است. برخلاف نسل‌های پیشین که فقط ارتباط نقطه به نقطه را ممکن می‌ساختند، CXL 3.1 امکان اشتراک مستقیم و همگام داده‌ها میان ده‌ها شتاب‌دهنده GPU و TPU را بدون دخالت پردازنده مرکزی فراهم می‌آورد.
مکانیزم همگامی کش سخت‌افزاری (Hardware-enforced Cache Coherency) تضمین می‌کند که اگر یک هسته محاسباتی مقداری را در استخر حافظه مشترک تغییر دهد، سایر هسته‌ها در تمام گره‌های خوشه بلافاصله از تغییر آگاه شوند. هم‌راستایی این خطوط نوری با پیشرفت‌های فوتونیک سیلیکونی و اتصالات نوری مجتمع، محدودیت فاصله فیزیکی میان رک‌ها را از میان برداشته است.
این ویژگی، مقیاس‌پذیری الگوریتم‌های آموزش توزیع‌شده را خطی ساخته و به پژوهشگران اجازه می‌دهد مدل‌های چندوجهی کلان را با کمترین سربار ارتباطی آموزش دهند.
پایداری انرژی، کارایی سبز و افق سوپردیتاسنترهای مقیاس هوش مصنوعی
امروزه مصرف برق دیتاسنترها به یکی از چالش‌های ژئوپلیتیک و اقلیمی جهان بدل شده است. حافظه‌های سنتی که پیوسته در حالت آماده‌باش انرژی مصرف می‌کردند، بخش بزرگی از این اتلاف را رقم می‌زدند. اشتراک‌پذیری CXL 3.1 با خاموش کردن ماژول‌های حافظه بی‌استفاده در ساعات کم‌باری و اختصاص بهینه منابع، راندمان مصرف انرژی PUE دیتاسنترها را به شکل معناداری بهبود بخشیده است.
علاوه بر این، یکپارچه‌سازی این دیتاسنترهای بهینه‌شده با پروژه‌های تامین انرژی پاک نظیر رآکتورهای کوچک مدولار SMR برای دیتاسنترهای هوش مصنوعی، نویدبخش تولد ابرکلاسترهای محاسباتی با ردپای کربن خنثی است.
معماری CXL 3.1 و PCIe 6.0 نشان داد که راه پیشرفت پردازش داده‌ها، صرفاً انباشتن ترانزیستورهای بیشتر در سیلیکون نیست، بلکه در بافتن توری هوشمند، انعطاف‌پذیر و همبسته از منابعی است که همگام با نیاز مدل‌های محاسباتی نفس می‌کشند.
بیشتر از فناوری
